FPGA Engineer: RTL Design, Verilog/VHDL Expert

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AYES - Management Technology Consulting in Roma cerca un FPGA Engineer per rafforzare il team. Progetti logiche FPGA in VHDL/Verilog, integrazione con sistemi hardware e firmware e attività di simulazione e debug.
Requisiti: laurea in Elettronica/Telecomunicazioni, esperienza FPGA con VHDL/Verilog, conoscenza del flusso FPGA (sintesi, place & route, timing analysis) e familiarità con Vivado o Quartus; buona inglese. Opportunità in un contesto innovativo con crescita competente.
J-18808-Ljbffr

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