FPGA Design Engineer
Pubblicato il 15-08-2026 - Altro in Milano
Cosa aspettarti Deda Connect è parte del Gruppo Deda, specializzata nella progettazione e gestione di infrastrutture IP, sistemi embedded e reti complesse. Offre competenze in ambito Cloud & Cybersecurity, connettività, sicurezza delle reti, networking telco e cybersecurity. Cosa aspettarti Deda Connect è parte del Gruppo Deda, specializzata nella progettazione e gestione di infrastrutture IP, sistemi embedded e reti complesse. Offre competenze in ambito Cloud & Cybersecurity, connettività, sicurezza delle reti, networking telco e cybersecurity. All’interno della nostra divisione dedicata allo sviluppo e verifica di FPGA ti occuperai della progettazione e implementazione di algoritmi per l’elaborazione digitale, dell’implementazione di protocolli di comunicazione per interfacce standard e custom e della verifica di quanto sviluppato sia in simulazione che tramite misure. Le tue competenze si estenderanno trasversalmente su ambiti come aerospazio, difesa, industriale, energetico e molti altri,
permettendoti di acquisire una visione globale e diversificata delle principali sfide e occasione del mercato. Cosa farai Svilupperai codice RTL in linguaggio HDL (VHDL, Verilog, SystemVerilog) a partire dai requisiti e/o dal modello funzionale fornito
Configurerai e integrerai IP del dei maggiori vendor (Altera, AMD, Microchip) o di terze parti
Curerai l’integrazione dell’FPGA con processori esterni o all’interno di SoC. Seguirai il flusso di implementazione su FPGA (constraining, sintesi, P&R;, simulazioni funzionali e post-layout)
Seguirai le fasi di prototipazione e test su scheda mediante strumentazione standard e integrata
Redigerai documentazione tecnica per la descrizione delle architetture implementate o per l’integrazione hardware-software
Cosa ci aspettiamo da te Laurea in ingegneria elettronica, delle telecomunicazioni, informatica, industriale o affini
Conoscenza dell’elettronica digitale e delle architetture FPGA
Conoscenza del linguaggio VHDL o Verilog/SystemVer