Senior digital verification engineer

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Experteer Overview In ST cerca un Digital Verification Engineer – So C per il team MDRF‐RFOC‐DVCC nel sito di Napoli. Lavora sulla verifica digitale di So C/IP complessi per applicazioni automotive/industrial. Sviluppa e mantiene testbench System Verilog UVM, test in C e script Python per automazione e analisi. Lavorerai con strumenti e metodologie di AI per accelerare sviluppo, debug e analisi. Unisciti per contribuire al miglioramento continuo delle verifiche e all'innovazione sostenibile dell'azienda. Retribuzione / Benefits Definire la strategia di verifica in collaborazione con architetti e progettisti a livello IP e/o So C. Sviluppare e mantenere testbench UVM in System Verilog (environment, agent, sequencer, driver, monitor, scoreboard). Scrivere e integrare test in C per la verifica di subsystem e So C in simulazione ed emulazione. Sviluppare script Python (e eventualmente bash/Tcl/Perl) per automatizzazione di regression, post-processing, coverage e report. Eseguire debug funzionale di casi di test falliti interfacciandosi con RTL e architetti di sistema.



Eseguire simulazioni a livello gate con back-annotation SDF, analizzando issue di timing e collaborando con team di design. Analizzare e gestire coverage funzionale e di codice, proponendo nuovi test o miglioramenti del testbench. Usare strumenti AI per generazione e revisione di codice testbench, analisi log e accelerazione del debug. Contribuire al miglioramento continuo dei flussi di verifica (metodologie, librerie, linee guida). Produrre documentazione chiara su specifiche di verifica, architettura del testbench, piani di test e risultati chiave. Responsabilità Laurea in Ingegneria Elettronica, Ingegneria/Scienze Informatiche, Fisica con focus elettronica o discipline correlate. Solida conoscenza della verifica digitale di circuiti integrati (RTL, testbench, stimuli, checker, coverage). Esperienza pratica con System Verilog e metodologia UVM (componenti, configurazione contesto, sequencer, driver, moni

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