SoC Verification Architect - Digital (SystemVerilog/UVM)

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Il candidato ideale avrà una laurea in Ingegneria Elettronica e 5-8 anni di esperienza nella verifica digitale.
Si richiede un’ottima conoscenza di SystemVerilog e della metodologia UVM, oltre a competenze in C e Python.
Offriamo un contesto di lavoro inclusivo e opportunità di crescita. xysqume
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