Senior FPGA Engineer - RTL & Verilog Expert

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AYES - Management & Technology Consulting cerca un FPGA Engineer per guidare lo sviluppo di logiche FPGA in VHDL/Verilog in contesti industriali innovativi. La posizione richiede esperienza in progetti RTL, simulazione e validazione e collaborazione con i team hardware e software.

Si candidi chi conosce Vivado o Quartus e ha una buona padronanza dell’inglese. La sede è Giugliano in Campania, Italia, con ruolo full-time in sede.

#J-18808-Ljbffr

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