FPGA Engineer: RTL Design & VHDL/Verilog Expert

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AYES
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- Management & Technology Consulting cerca un FPGA ENGINEER per guidare progetti di logiche FPGA in VHDL/Verilog, sviluppando architetture RTL e verifiche di timing in un contesto internazionale.

La risorsa lavorerà a stretto contatto con i team hardware e software, contribuendo alla documentazione tecnica e xysqume all’integrazione con sistemi embedded, con una solida base ingegneristica elettronica.

#J-18808-Ljbffr

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