FPGA Engineer: RTL Design & VHDL/Verilog

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AYES - Management & Technology Consulting cerca un FPGA ENGINEER per contribuire a progetti avanzati di elettronica e digital design. Il ruolo prevede progettazione FPGA in VHDL/Verilog, sviluppo RTL e integrazione con sistemi hardware e firmware in un contesto tecnologicamente avanzato.

Si richiede laurea in Ingegneria Elettronica/Telecomunicazioni, esperienza con flussi FPGA e conoscenza di Vivado o Quartus. Ottima conoscenza dell'inglese e predisposizione al lavoro in team.

#J-18808-Ljbffr

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