Senior Soc Verification Engineer – Systemverilog/Uvm

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ST assume una posizione di Senior Digital Verification Engineer – SoC a Napoli.Dopo aver letto questa descrizione, invii il suo CV e le eventuali informazioni aggiuntive richieste facendo clic sul pulsante di candidatura.Il candidato lavorerà su testbench SystemVerilog UVM, sviluppando test in C e script Python per automazione, analisi e coverage.Collaborerà con team RTL, architettura e firmware per definire strategie di verifica e garantire qualità elevata in ambienti automobilistici/industriali.Viene richiesto un xysqume background in ingegneria elettronica o informatica, 5–8 anni di esperienza, conoscenza di tool EDA e ambienti#J-*****-Ljbffr

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