Validating High-throughput Digital Signal Processing with Ieee Universal Verification Methodology

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Lo standard IEEE 1800.2-2020 introduce la Unified Verification Methodology (UVM) per una verifica RTL strutturata e unificata, superando i vecchi banchi di test scritti a mano
in termini di portabilità e usabilità.
Questa tesi mira a costruire una pipeline di verifica e validazione estensibile e riutilizzabile basata su UVM per acceleratori DSP/ISP per piattaforme FPGA. **Argomento principale**: - Verification and Validation
- Digital Signal Processing (DSP) / Image Signal Processing (ISP) **Requisiti di base**: - Ingegneria Informatica, Elettronica, dell’Automazione, delle Telecomunicazioni o corsi affini.
- Conoscenza dei linguaggi di programmazione C/C++
- Conoscenza con linguaggi hardware Descrizione (VHDL e/o Verilog)
- Familiarità con gli strumenti di simulazione RTL (QuestaSim, ModelSim, VCS, ecc.) **Sede**: Napoli

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