26 ott - Torino
AGAP2
Ricerca di un ingegnere per la modellazione e verifica di circuiti analogici e mixed-signal (AMS), con sviluppo di modelli in SystemVerilog RNM e verifica funzionale di IP complessi. Il ruolo richiede laurea in Ingegneria Elettronica e conoscenza di SystemVerilog UVM.